"Pin Information for the Arria II GX EP2AGX45 Device Version 1.1" Bank number I/O Module (Note 1) VREF Pin Function Optional Function Configuration Function "Dedicated Tx/Rx Channel with OCT Rd " "Emulated LVDS Output Channel/ Dedicated LVDS Input Channel with no OCT Rd (Note 2)" F780 F572 U358 DQS for X4 for F780 DQS for X8/X9 for F780 (Note 3) DQS for X16X18 for F780 (Note 3) DQS for X32X36 for F780 (Note 3) DQS for X4 for F572 DQS for X8/X9 for F572 (Note 3) DQS for X16X18 for F572 (Note 3) DQS for X4 for U358 DQS for X8/X9 for U358 (Note 3) DQS for X16X18 for U358 (Note 3) QL1 GXB_TX7n K26 B22 QL1 GXB_TX7p K25 B21 QL1 GXB_RX7n L28 C24 QL1 GXB_RX7p L27 C23 QL1 GXB_TX6n M26 D22 QL1 GXB_TX6p M25 D21 QL1 GXB_RX6n N28 E24 QL1 GXB_RX6p N27 E23 QL1 REFCLK5n P26 F22 QL1 REFCLK5p P25 F21 QL1 REFCLK1n R28 G24 QL1 REFCLK1p R27 G23 QL1 GXB_TX5n T26 H22 QL1 GXB_TX5p T25 H21 QL1 GXB_RX5n U28 J24 QL1 GXB_RX5p U27 J23 QL1 GXB_TX4n V26 K22 QL1 GXB_TX4p V25 K21 QL1 GXB_RX4n W28 L24 QL1 GXB_RX4p W27 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AG7 Y10 W3 VCCIO4A AG13 AC7 U8 VCCIO4A AG10 AC10 T3 VCCIO4A AD13 VCCIO4A AD10 VCCIO5A Y2 V2 P5 VCCIO5A U2 R2 VCCIO5A R2 AA2 VCCIO5A AE2 VCCIO6A K2 M2 H4 VCCIO6A G2 J2 VCCIO6A D2 F2 VCCIO7A B7 C8 D8 VCCIO7A B4 C5 B3 VCCIO7A B13 E3 VCCIO7A B10 VCCIO8A F18 D16 E12 VCCIO8A E16 C17 C11 VCCIO8A C20 C14 VCCIO8A B18 VCCIO8C G23 E19 E15 VCCPD3A AB18 U15 R12 VCCPD3A AA18 VCCPD3C Y21 V17 R14 VCCPD4A AA13 U10 R8 VCCPD4A AA12 VCCPD5A U8 T8 N6 VCCPD5A U7 T7 VCCPD6A M8 K7 H6 VCCPD6A M7 K6 VCCPD7A J13 H10 F8 VCCPD7A H13 VCCPD8A H16 H13 F12 VCCPD8A G16 VCCPD8C G21 H18 F14 3A VREFB3AN0 VREFB3AN0 VREFB3AN0 Y17 T16 T13 4A VREFB4AN0 VREFB4AN0 VREFB4AN0 AB12 V10 T9 5A VREFB5AN0 VREFB5AN0 VREFB5AN0 W7 U7 R5 6A VREFB6AN0 VREFB6AN0 VREFB6AN0 L9 J7 G5 7A VREFB7AN0 VREFB7AN0 VREFB7AN0 H12 H12 E9 8A VREFB8AN0 VREFB8AN0 VREFB8AN0 H18 G15 E13 NC AF21 AD22 U18 NC AF22 AC22 V18 NC U21 P6 NC AB8 N5 NC AA9 L6 NC R24 M5 NC H19 W7 NC AC8 V8 NC T21 E16 NC F19 Y7 NC AB9 C18 NC T23 W8 NC J19 F16 NC F20 D17 NC R7 M17 NC R8 NC P8 NC P7 NC P20 NC E27 NC E28 NC D25 NC D26 NC G27 NC G28 NC F25 NC F26 NC J27 NC J28 NC H25 NC H26 NC B24 NC A24 NC D23 NC C23 NC C27 NC C28 NC B26 NC A26 NC A22 VCCL_GXB R22 M19 M18 VCCL_GXB P23 L20 L19 VCCL_GXB P21 K19 J18 VCCL_GXB N24 R20 VCCL_GXB N22 P19 VCCL_GXB M23 N20 VCCCB Y15 U13 R11 VCCCB N7 M6 K6 VCCCB J15 G12 F11 RREF0 AH21 AC24 Y19 VCCA R20 P18 P18 VCCA M21 L18 G18 VCCH_GXB U23 R18 T18 VCCH_GXB U22 K18 D18 VCCH_GXB M22 VCCH_GXB L22 Notes: (1) An I/O module is a group of 16 I/O pins. (2) When not used as DIFFIN or DIFFIO_TX, all pins marked with * (DIFFIN_[##]p/n) can be configured as emulated LVDS output channels (DIFFOUT). Only DIFFIN pins of the same index group (e.g DIFFIN_B1p and DIFFIN_B1n) can be used to form an emulated LVDS output channel. (3) When not used as clocks, the CQn and DQSn pins can be used as DQ pins.